王志平
- 作品数：5 被引量：9H指数：2
- 供职机构：中国电子科技集团第五十四研究所更多>>
- 相关领域：电子电信更多>>
- 基于Cadence的DDRⅡ仿真设计被引量：3
- 2010年
- 针对DDRⅡ设计中高速信号的完整性和时序匹配问题,使用EDA工具Cadence仿真设计了DDRⅡ存储器的印制板。通过Cadence软件建立DDRⅡ信号拓扑结构、仿真信号的串扰、码间干扰、过冲等与信号质量相关的参数,从仿真波形中可以测量出与信号时序相关的参数,从而计算出信号的时序裕量,并为DDRⅡ信号设置约束进行布线。布线完成后,使用Cadence软件进行板后仿真,验证DDRⅡ信号的完整性和时序关系。并根据仿真结果,总结出部分设计规则。
- 赵海舜王志平季晓燕
- 关键词：拓扑仿真信号完整性信号质量
- 一种测量多通道射频芯片相位偏差的测试装置及方法
- 本发明公开了一种测量多通道射频芯片相位偏差的测试装置及方法，由ATE测试系统、示波器、测试板、参考芯片和待测芯片组成；参考芯片和待测芯片型号；测试板分别连接参考芯片、待测芯片和ATE测试系统；示波器连接ATE测试系统；A...
- 季晓燕王志平温晓伶许仕龙李斌
- 文献传递
- 一种测量多通道射频芯片相位偏差的测试装置及方法
- 本发明公开了一种测量多通道射频芯片相位偏差的测试装置及方法，由ATE测试系统、示波器、测试板、参考芯片和待测芯片组成；参考芯片和待测芯片型号；测试板分别连接参考芯片、待测芯片和ATE测试系统；示波器连接ATE测试系统；A...
- 季晓燕王志平温晓伶许仕龙李斌
- 文献传递
- 一种半并行多芯片测试方法被引量：5
- 2015年
- 为降低射频收发芯片测试成本,在量产测试时需要尽可能提高芯片并行测试的数量。但是由于测试系统硬件限制,当并行测试的芯片数量>4时,测试系统通常实现不了完全意义上的并行测试。通过测试电路板的设计、测试程序的开发和测试程序的调试与优化,对射频测试技术进行了深入研究,提出了一种兼顾板级元件和V93000测试系统软/硬件特点的方法,使测试系统实现近乎全并行状态,采用此方法进行RF射频收发芯片测试,可有效地提高测试效率MSE并降低测试成本。
- 王志平季晓燕
- 关键词：射频收发多芯片
- 毫米波功率放大器输出级电路设计被引量：1
- 2017年
- 毫米波功率放大器MMIC输出功率的大小直接决定了发射机的作用距离、抗干扰能力及通信质量,可广泛应用于卫星通信、雷达设备中。功率放大器MMIC采用A类放大器结构,工作频率为Ka波段,不仅具有频带宽、功率大的特点,而且尺寸小、线性度好。本文重点研究了晶体管模型和负载匹配电路的设计技术,并以此为基础设计了输出级电路,采用16路晶体管并联输出,单片输出功率大于4W。
- 季晓燕王志平廖春连
- 关键词：晶体管功率放大器MMIC输出级
