万书芹
- 作品数：99 被引量：108H指数：5
- 供职机构：中国电子科技集团第五十八研究所更多>>
- 发文基金：国家自然科学基金江苏省自然科学基金广东省教育部产学研结合项目更多>>
- 相关领域：电子电信自动化与计算机技术文化科学电气工程更多>>
- 一种应用于低压相位内插器中电流产生电路
- 本发明提供了一种电流产生技术。更具体地，本发明提供了应用于低压相位内插器中电流产生电路。其特征在于：包括相位量化DAC电路，电流转换器；相位量化DAC电路输出电压用于控制电流转换器，电流转换器产生的电流来控制后续的相位混...
- 万书芹于宗光张沁枫蒋颖丹封晴季惠才
- 一种RTL模型自动生成方法
- 本发明公开一种RTL模型自动生成方法，属于数字滤波器技术领域。读取滤波器浮点系数和配置信息，实现滤波器浮点系数的归一化检查、滤波器浮点系数定点化和定点化系数归一化检查；根据定点化系数和配置信息，分析并打印4路并行流水线结...
- 邵杰万书芹任凤霞季惠才王栋
- 文献传递
- 一种可编程级联CIC抽取滤波器
- 本发明公开一种可编程级联CIC抽取滤波器，属于数字下变频领域，包括级联积分梳状抽取滤波器和可编程控制模块；所述级联积分梳状抽取滤波器包括编码器、积分器、抽取器、梳状器、组合器与截位器六部分；所述可编程级联CIC抽取滤波器...
- 万书芹邵杰高敏陈婷婷卓琳张沁枫
- 基于JESD204B协议的接收端电路设计被引量：3
- 2022年
- 设计了一款可应用于4通道、16 bit、2.5 GSa/s数模转换器的接口电路。单个通道采用4路并行传输的方法以降低电路的设计难度,并通过链路建立、数据处理、错误统计和模块解帧实现协议的数据链路层和传输层。搭建通用验证方法学平台与设计的接收端电路进行数据交互,提高验证效率。基于某65 nm工艺库对电路进行逻辑综合与版图设计,流片后的样片测试结果表明,接收端电路满足JESD204B协议的要求,单通道数据传输速率最高可达12.5 Gbit/s。
- 孔玉礼陈婷婷万书芹邵杰
- 关键词：高速串行接口数模转换器
- 基于ASIC的并行流水线级联半带滤波器设计被引量：4
- 2020年
- 针对高速ADC数字下变频中的实时滤波需求,设计了一种基于ASIC的并行流水线级联半带滤波器。首先根据ADC输出数据速率远高于DSP处理能力的工程问题设计了可以实现16、8、4、2倍抽取的四级级联结构,然后在传统串行滤波器基础上进行了4路并行流水线结构理论推导,该方法降低了运算速度,能够实现高速数据实时处理。在此基础上采用Verilog HDL实现了RTL级描述并采用65 nm CMOS工艺成功流片,仿真和测试结果显示,设计的滤波器能够在保证计算精度的同时实现1 GHz高速采样数据的实时滤波及16、8、4、2倍抽取。
- 邵杰万书芹任凤霞
- 关键词：流水线半带滤波器ASIC
- 一种testbench自动生成方法
- 本发明公开一种testbench自动生成方法，属于数字集成电路领域。获取用户提供的基本信息；基本信息包括设计人员姓名、期望采用的仿真工具及储存顶层模块的文件名；检查及新建文件夹；获取所述顶层模块的模块名称和储存顶层模块的...
- 邵杰蒋颖丹万书芹苏小波
- 文献传递
- 基于JESD204B协议高速并行8bit/10bit解码电路设计被引量：1
- 2021年
- 提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码。所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449μm^(2)。后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求。将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s。
- 万书芹陈婷婷陶建中蒋颖丹朱夏冰
- 关键词：低延时
- 一种延迟可配置的异步FIFO电路
- 本发明公开一种延迟可配置的异步FIFO电路，属于集成电路领域，包含整数延迟和小数延迟。由数字上变频的插值倍数决定FIFO小数延迟的最大允许值，由FIFO存储单元数量决定FIFO整数延迟的最大允许值。根据与读时钟同频，且相...
- 薛颜万书芹陈婷婷邵杰王俊杰蔡国文任凤霞盛炜
- 文献传递
- 一种应用于锁相环辐照实验的装置
- 本发明提供了一种应用于锁相环辐照实验的装置，包括辐照检测芯片和FPGA芯片，辐照检测芯片与待测芯片相连，用于检测待测芯片是否发生单粒子事件，以及发生单粒子事件的是待测芯片的哪一部分，然后将判断结果信号发送给FPGA芯片，...
- 万书芹黄召军张涛季惠才蒋颖丹杨霄垒
- 文献传递
- 一种高速低噪声时钟扇出器的设计
- 2022年
- 面向多通道超高速数据采集设备对高性能分配器的需求,提出了一种低抖动、低延迟、高稳定性的射频时钟扇出器结构。有两组输入时钟端口可供选择,内部采用无运放结构的带隙基准电路,提供精确偏置电压,最高支持10路LVPECL电平输出。端口采用优化的斜边叉指型二极管ESD保护结构,提升电路的ESD保护性能。该时钟扇出器电路基于180 nm SiGe工艺设计流片。经测试,3.3 V电源电压条件下,最高工作频率为5 GHz;在122.08 MHz载频下,测得附加相位噪声为-128.09 dBc/Hz@10 Hz、-160.75 dBc/Hz@1 MHz;从10kHz到20 MHz积分,附加抖动为21 fs RMS;常温25℃下测得,最大输出通道间偏斜为30 ps,传输延迟80 ps;ESD保护电压为4500 V。
- 蒋颖丹于宗光于宗光万书芹
- 关键词：低抖动低延迟
