您的位置： 专家智库 > >

黄娟

作品数：11 被引量：22H指数：3
供职机构：中国科学院电子学研究所更多>>
发文基金：国家自然科学基金全球变化研究国家重大科学研究计划国家科技重大专项更多>>
相关领域：电子电信自动化与计算机技术更多>>

合作作者

文献类型

  • 9篇期刊文章
  • 2篇会议论文

领域

  • 8篇电子电信
  • 4篇自动化与计算...

主题

  • 5篇FPGA
  • 3篇阵列
  • 3篇现场可编程
  • 3篇现场可编程门...
  • 3篇门阵列
  • 3篇可编程门阵列
  • 2篇电路
  • 2篇逻辑阵列
  • 2篇毛刺
  • 2篇可编程逻辑
  • 2篇可编程逻辑阵...
  • 2篇互连
  • 2篇布线
  • 2篇布线算法
  • 2篇查找表
  • 1篇代价函数
  • 1篇单驱动
  • 1篇递归
  • 1篇递归函数
  • 1篇电子电路

机构

  • 11篇中国科学院电...
  • 6篇中国科学院研...
  • 5篇中国科学院大...

作者

  • 11篇黄娟
  • 10篇杨海钢
  • 6篇崔秀海
  • 4篇谭宜涛
  • 3篇李威
  • 2篇张茉莉
  • 2篇刘洋
  • 2篇喻伟
  • 1篇郝亚男
  • 1篇陈锐
  • 1篇黄志洪
  • 1篇林郁
  • 1篇杨立群
  • 1篇徐宇
  • 1篇刘峰
  • 1篇龚萧

传媒

  • 4篇电子与信息学...
  • 3篇计算机辅助设...
  • 1篇计算机应用研...
  • 1篇太赫兹科学与...
  • 1篇中国电子学会...
  • 1篇中国电子学会...

年份

  • 1篇2017
  • 1篇2015
  • 2篇2014
  • 1篇2013
  • 1篇2012
  • 2篇2011
  • 3篇2010
共 11 条 记 录，以下是 1-10
全选 清除 导出
排序方式：
基于单驱动和多驱动通道形式组合的FPGA互连结构研究被引量：1
2010年
单驱动实现和多驱动实现是FPGA中单向互连通道的两种实现形式。该文讨论了二者在版图面积、延时等方面的差异,以及它们各自对通道结构的限制。提出在互连结构中将两种实现形式进行组合。并给出一种有效的结构设计方法,通过两级优化得到了面积延时积最优情况下对应的互连线段长度组合方式以及互连实现形式组合方式。与其他结构相比,使用该文方法得到的50%长度为6的单驱动电路,25%长度为8的多驱动电路和25%长度为8的单驱动电路的组合结构,改进了57%～86%的面积延时积。
李威杨海钢黄娟
关键词：FPGA互连结构
通道分布及互连线段长度对FPGA结构的影响
本文讨论了FPGA中布线通道的不均匀分布,以及在不均匀分布的布线通道结构中,互连线段长度为4和长度为8的不同比例组合,对芯片面积和电路性能的影响。并引入高斯、正弦、三角三种数学分布函数,构建三种不均匀的布线通道结构,在这...
黄娟杨海钢张茉莉崔秀海
关键词：电子电路高斯分布
文献传递
可编程逻辑阵列减少毛刺的低功耗布线算法被引量：4
2010年
随着集成电路工艺的进步和集成度的提高,功耗成为制约FPGA发展的主要问题.为此提出一种减少毛刺的FPGA低功耗布线算法.通过修改代价函数,在布线过程中动态地调节信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而减少毛刺,降低电路的动态功耗.该算法从软件方面来减少毛刺,不需要增加任何硬件电路开销.在运算时间相同的情况下,将文中算法与VPR布线算法进行比较.实验结果表明,该算法平均能消除23.4%的毛刺,降低5.4%的功耗,而关键路径延时平均仅增加1%.
黄娟杨海钢李威谭宜涛崔秀海
关键词：FPGA毛刺代价函数动态功耗
一种SRAM型FPGA互连资源的位流码配置方法
SRAM型FPGA位流码配置问题,本文提出一种自动配置互连资源的方法。该方法从描述FPGA结构的行为级Verilog文件中,采用基于端口映射的MCMS(MemoizedFPGA Configure Model Searc...
李智华黄娟李威杨立群黄俊英杨海钢
关键词：芯片现场可编程门阵列
一种考虑空间关联工艺偏差的统计静态时序分析方法被引量：1
2015年
为了准确评估工艺参数偏差对电路延时的影响,该文提出一种考虑空间关联工艺偏差的统计静态时序分析方法。该方法采用一种考虑非高斯分布工艺参数的二阶延时模型,通过引入临时变量,将2维非线性模型降阶为1维线性模型;再通过计算到达时间的紧密度概率、均值、二阶矩、方差及敏感度系数,完成了非线性非高斯延时表达式的求和、求极大值操作。经ISCAS89电路集测试表明,与蒙特卡洛仿真(MC)相比,该方法对应延时分布的均值、标准差、5%延时点及95%延时点的平均相对误差分别为0.81%,-0.72%,2.23%及-0.05%,而运行时间仅为蒙特卡洛仿真的0.21%,证明该方法具有较高的准确度和较快的运行速度。
喻伟杨海钢刘洋黄娟蔡博睿陈锐
关键词：集成电路
基于PathFinder和拆线-重布的FPGA时序布线算法被引量：5
2014年
为了解决当前FPGA布线算法的绕线问题,进一步减少关键路径的延时,提出一种混合PathFinder和拆线-重布的FPGA时序布线算法.在PathFinder时序算法整体布线布通之后,拆掉一些影响关键路径延时的线网路径,再对这些拆掉的线网采用PathFinder算法进行增量布线;在重布的过程中,通过为关键连接和其他连接采用差别化的关键度来专门优化关键连接的路径,从而减少整个关键路径的延时.实验结果表明,与VPR时序驱动布线算法相比,该算法能平均减少12.97%的关键路径延时,而运行时间仅增加了4.87%.
刘洋杨海钢喻伟崔秀海黄娟
关键词：FPGA
针对递归函数的高级综合编译优化算法被引量：2
2013年
为了消除高级综合中的递归函数调用,提出一种基于函数调用图(FCG)和分支决策的编译优化算法.首先在LLVM编译器架构下给出FCG的中间结构,将递归调用转换为非递归函数的嵌套调用,然后借助决策树的构造规则去除函数体中的分支判断及未调用的子支,最后采用子函数复用、资源预评估的方法控制实现电路的规模.实验结果表明,与内联展开算法RecursionHW相比,采用该算法综合后的逻辑单元数平均减少63%,时钟频率平均提高3.2倍,并且高级综合的总时长随递归深度的增大而呈指数级减少.
张茉莉杨海钢刘峰黄娟崔秀海
关键词：递归函数函数调用图决策树
基于关键路径的三模冗余表决器插入算法被引量：7
2012年
在FPGA的三模冗余设计中,寄存器的反馈环路会导致错误持续出现,严重影响三模冗余的容错性能,因此需要在寄存器的反馈环路上插入表决器。该文首次提出了一种针对映射后网表进行三模冗余设计的方法,同时提出了基于关键路径的表决器插入算法,该算法在表决器的插入时避开关键路径,缓解了三模冗余设计中插入表决器时增加延时的影响。与国外同类算法相比,该文算法在不降低电路可靠性的前提下,以不到1%的面积开销,使得关键路径延时减少3%~10%,同时算法运算速度平均提高35.4%。
谭宜涛杨海钢黄娟郝亚男崔秀海
关键词：FPGA三模冗余
可编程逻辑阵列分段递进优化布局算法研究被引量：1
2010年
为了提高FPGA（Field Programmable Gate Array）的布通率并优化电路的连线长度,在模拟退火算法的基础上,该文提出一种新的FPGA布局算法。该算法在不同的温度区间采用不同的评价函数,高温阶段采用半周长法进行快速优化布局,低温阶段在评价函数中加入变量因子并进行适度的回火处理,以此来优化布局。实验表明,该算法提高了布通率,优化了连线长度,与最具代表性的VPR（Versatile Place and Route）布局算法相比布线通道宽度提高了近6%,电路总的连线长度降低了4-23%。
崔秀海杨海钢龚萧黄娟谭宜涛
关键词：评价函数PLACE
防火墙寄存器技术的FPGA低功耗布线算法研究被引量：1
2011年
针对减少毛刺能够有效地降低电路功耗,提出了一种基于防火墙寄存器技术的FPGA低功耗布线算法。在布线过程中,一方面运用算法增加防火墙寄存器滤掉毛刺;另一方面通过修改代价函数,动态地调节输入信号的路径,使信号到达查找表输入端的时间基本趋于一致,从而有效地减少毛刺,降低电路的动态功耗。实验结果表明,在运算时间相同的情况下,与其他算法相比,该算法平均能消除约72%～81%的毛刺,降低约4%～8%的功耗,减少约23%～26%的关键路径延时,而只增加4%的触发器。
黄娟杨海钢谭宜涛崔秀海李威
关键词：FPGA毛刺查找表
全选 清除 导出
共2页<12>
聚类工具0